芯片设计的EDA工具介绍

正文

请到「今天看啥」查看全文

ModelSim（Ment or）、VCS（ Synopsys）、 NC-Verilog（C adence）。在实际工作中，我们通过多轮仿真验证，确保 设计在不同场景下的稳定性和可靠性。仿真验证不仅帮助我 们提前发现设计缺陷，还 为后续的 PV 提供了重要的参考依据。如下图的 NC-Verilog 的机型中间跳过几部，

在 U_drink_machine 模块选择要显示在波形窗口中的信号，选中过后点击 waveform案件进行波形观测。

（三） Synthesis工具：Code into Circuits=

Synthesis 是将 HDL 代码转换为 Netlists 的过程 ， 集成 TOM(转换 Tran+Opti+Map ping) 。这一过程相当于将“抽象的 Algorithm”转化为 “逻辑电路实现”。Synthesis 工具需要 依赖特定 Process 的 Standard cell library，以确保设计的物理可实现性。例如，Design Compiler（Synopsys）是这一领域的工业标准工具，它支持 PPA 和Speed 的优化，能 够根据设计需求生成高效的 Netlists。

DC 在综合过程中会把电路划分为以下处理对象：

• Design ： Synthesis 的对象（ module ）；

• Port：Design 最外部的端口；

• Clock：时钟；

• Cell ：被例化的模块；

• Reference：例化的原电路。

DC Flow 如下图：

在实践中，我们通过优化逻辑综合的参数设置，确保 生成的 Netlist 在 performance 和 power 之间达到最佳 。综合库必须与 Fab 设计规则兼容，以确保逻辑综合生成的网表 在物理实现时符合制造要求。

• 标准单元库（ Standard Cell Library ）： 包含各种逻辑门（如 AND 、 OR
  、 NOT 等）和 存储单元（如 FF 和 Latches）的物理实现。

• 工艺参数：定义了这些标准单元在特定制造工 艺下的电气和物理特性。

• 优化参数：用于指导综合工具在面积、功耗 和性能之间的权衡。

（四） STA：确保时钟同步

STA 是检查数据传输过程中时钟关系是否合理的过程。它就像是一个审计师，确保芯 片中的 Rright signal 都能在 right time 到达 right port。 时序分析工具关注建立时间(setup time) 、保持时间 (hold time）等 Constraint，防止芯片“Functionally correct but Unstable”。

例如， PrimeTime（Synopsys）是时序分析的事实标准工具，它支持复杂的 Con straint analysis，能够精确地评估 Timing。

作为一名质量管理人员，我深知时序问题对芯片稳定性的影响 。在实际工作中，我们 通过严格的时序分析，确保设计在各种工作条件下的时序稳定性。

（五）形式验证 Formal Verification工 具：确保逻辑一致性

形式验证工具用于验证综合前后功能是否一致，防止综合

请到「今天看啥」查看全文