突破2nm障碍

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▲ BEOL（铜互连层）和FEOL（晶体管级）来源：维基百科

从铝到铜

在芯片制造工艺中，晶体管是在晶圆厂的晶圆上制造的。这一工艺是在生产线的前道进行的。而互连和MOL层，是在另一个单独的晶圆厂称为后道线（BEOL）制造的。

直到20世纪90年代，芯片都采用了基于铝材料的互连技术。但在上世纪90年代末，当先进芯片接近250nm时，铝无法承受器件中更高的电流密度而选择铜作为替代。

因此，从20世纪90年代末的220nm/180nm开始，芯片制造商开始从铝转向铜。据IBM称，铜互连电路的导电电阻比铝低40%，这有助于提高芯片的性能。

1997年，IBM宣布了世界上第一个基于220nm技术的铜互连工艺。这种被称为双金属嵌套（dual-damascene）的工艺成为芯片中铜互连制造的标准方法，沿用至今。

最初，这种工艺的芯片具有6层互连。当时，根据维基百科的数据，180nm设备的金属间距为440nm至500nm。相比之下，在5nm节点，芯片由10到15层互连组成，金属间距为36nm。根据TEL，金属间距是指互连线之间的最小中心距。

在双金属嵌套工艺中，首先在器件表面沉积低k介电材料。基于碳掺杂氧化物材料，低k薄膜被用来作为器件的一部分与另一部分的绝缘层。

下一步是在电介质材料中形成微小的通孔和沟槽。每个节点上的通孔/沟槽越来越小。因此，在当今的先进芯片中，芯片制造商正在使用极紫外光刻技术（EUV）来设计通孔。

在未来的节点上，通孔将需要具有多图形的EUV。“EUV多图形模式的挑战与ArFi（193nm浸没）实施过程中遇到的挑战非常相似，”布鲁尔科学公司的高级技术专家Doug Guerrero说。“如果使用ArFi或EUV，（机器对机器的）掩膜将变得至关重要。从材料的观点来看，多重图形化总是包括合并平面化层。平面化材料也称为间隙填充材料。它们必须填充和平整一个高深宽比的非常狭窄的沟槽。”

在该步骤之后，蚀刻图形化结构，形成通孔和沟槽。然后，使用物理气相沉积（PVD），在沟槽内沉积基于氮化钽（TaN）的薄阻挡材料。然后，在TaN阻挡层上沉积钽（Ta）衬垫材料。最后，利用电化学沉积（ECD）技术在通孔/沟槽结构中填充铜。这个工艺在每一层要重复多次，形成一个铜布线方案。

这一工艺在20nm之前没有任何问题，当时互连中的铜电阻率呈指数级增加，导致芯片延迟。因此，从22nm和/或16nm/14nm开始，芯片制造商开始做出一些重大改变。在互连方面，许多人用钴代替钽作为内衬，这有助于降低互连中的电阻。

同样在这些节点上，芯片制造商也从传统的平面晶体管转向下一代FinFETs，后者以更低的功耗提供更高的性能。

在10nm处，英特尔采取了另一个步骤来降低芯片的电阻。英特尔10nm工艺采用13层金属。英特尔的前两个局部互连层，称为金属0（M0）和金属1（M1），将钴作为导电金属，而不是铜。其余的层使用传统的铜金属。

其他芯片制造商则将铜价维持在M0和M1。不过，在10nm/7nm的情况下，所有芯片制造商都将MOL中的微小触点材料从钨改为钴，这也降低了线电阻。

如今，领先的芯片制造商已经将FinFETs和铜互连扩展到5nm。可以肯定的是，先进节点芯片的应用，使得新的和更快的系统成为可能。

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