3nm/2nm新型晶体管结构

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几十年来，集成电路行业一直遵循摩尔定律，每18到24个月晶体管密度翻一番。但随着每个新节点的成本上升，节奏开始变慢了。这是在20nm处首次观察到的，当时平面晶体管走到了尽头，需要用finfFETs代替。随着GAA FETs的引入，这种现象可能会进一步减慢。

finFETs对22nm和16/14nm处的漏电流有显著的帮助。“与以前的平面晶体管相比，鳍可以接触到栅极的三个面，提供了更好的控制鳍内形成的沟道。”Lam Research的大学计划主任Nerissa Draeger说。

在7nm及以下，静态漏电问题再次变得越来越严重，功耗和性能优势开始减弱。过去，芯片制造商预计晶体管按照0.7倍微缩，在同等功耗下，性能将提高40%，面积将减少50%。性能提升目前在15%到20%之间，他们需要更复杂的工艺、新材料和不同的制造设备才能获得这些结果。

为了降低成本，芯片制造商已经开始部署比过去更加异构的新体系结构，而且他们对在最新的节点上生产的产品更加挑剔。还有就是并不是所有的芯片都需要finFETs，模拟、射频等都是围绕着更成熟的工艺构建的，需求仍然很大。

但数字逻辑仍在不断微缩，新的3nm/2nm晶体管结构正在研发中。一个最大的问题是，有多少公司能承受这种不断微缩的代价，以及这些先进的节点芯片如何有效地与同一个封装或系统中更成熟的工艺集成？

“这其实是和die的经济学有关。”UMC负责业务发展的副总裁Walter Ng说。“在先进节点，晶圆成本是天文数字，因此很少有客户和应用能够利用昂贵的工艺技术。即使对于那些能负担得起成本的客户来说，他们的die尺寸正在与最大可分辨率竞争。当然，这会带来良率的挑战。”

对成熟工艺和先进节点的芯片仍有巨大的需求。“芯片行业存在分歧，超级计算需要深度学习和其他应用，”D2S的首席执行官Aki Fujimura说。“我们对3nm/2nm及以后的计算能力的需求越来越大。与此同时，物联网和其他高容量、低成本的应用将继续使用成熟工艺。”

为什么选择纳米片？

纳米片处在领先地位上，但还有几个障碍需要克服。当鳍宽度达到5nm（相当于3nm节点）时，FinFETs接近其实际极限。在金属间距为22nm的情况下，FinFETs的接触孔间距（CPP）达到了45nm左右的极限。CPP测量从一个晶体管的栅极接触孔到相邻器件的栅极接触孔。

一旦FinFETs走到尽头，芯片制造商将转向3nm/2nm甚至更小节点的纳米片FETs。FinFETs仍然适用于16nm/14nm到3nm的芯片，而平面晶体管仍将是22nm及以上的主流技术。

环栅和FinFETs不一样。“环栅晶体管，或称GAA晶体管，是一种改进的晶体管结构，栅四面与沟道接触，可实现连续微缩。”Lam的Draeger解释道。“早期的GAA器件使用垂直堆叠的纳米片。它们由独立的水平片构成，四周由栅材料包围。这提供了相对于finFETs的改进的沟道控制。”

在纳米片FETs中，每个微小的片组成一个沟道。第一代纳米片FETs将采用硅基沟道材料，用于pFET和nFET器件。第二代纳米片可能会使用高迁移率材料来制作pFET，而nFET将继续使用硅。

纳米片FETs由两片或更多片组成。最近，Leti演示了一个七层的纳米片FETs。Leti的高级集成工程师Sylvain Barraud在一篇论文中说，七层GAA“比通常的两层堆叠纳米片GAA晶体管性能提高了3倍”。

从表面上看，3nm finFETs和纳米片之间的微缩优势似乎微乎其微。最初，纳米片FETs可以具有44nm的CPP和12nm的栅长。

但是纳米片比finFETs有几个优点。使用finFETs，器件的宽度被量化。不过，在纳米片上，IC厂商有能力改变晶体管中的片宽。例如，具有更宽的纳米片提供更大的驱动电流和性能。窄纳米片的驱动电流较小，但所占面积较小。

Imec公司CMOS技术高级副总裁Sri Samavedam在一篇论文中说，“GAA架构改善了短沟道效应，可进一步扩展栅长，而叠层纳米片提高了每个管脚的驱动能力。”

除了技术上的优点之外，纳米片场效应晶体管也正在一些代工厂开发，给客户提供了各种选择，同时也有一些困难的选择。

就目前的情况来看，三星计划在2022/2023年推出全球首款3nm纳米片。“2022年第4季度投产的概率为50%。D₀<0.08的大批量生产在2023年第二季度到第三季度的概率为60%。”IBS的Jones说。

但是，转向一种新的晶体管涉及到一些成本和上市时间风险。考虑到这一点，客户还有其他选择。例如，台积电计划将finFETs扩展到3nm，然后转向纳米片。

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