正文
mos
管数就越多，性能空间越大。
40nm
工艺门电路密度是
65nm
的
2.35
倍。但以上都是在不考虑漏电和二级效应的情况下的理论数据。
当然，
IC
尺寸缩小也有其物理限制，当我们将晶体管缩小到
20
纳米左右时，就会遇到量子物理中的问题，让晶体管有漏电的现象，抵销缩小
L
时获得的效益。作为改善方式，就是导入
FinFET
（
Tri-Gate
）这个概念，如下图。在
Intel
以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。
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为什么会有人会说各大厂进入
10
纳米制程将面临相当严峻的挑战，主因是
1
颗原子的大小大约为
0.1
纳米，在
10
纳米的情况下，一条线只有不到
100
颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。
如果无法想象这个难度，可以做个小实验。在桌上用
100
个小珠子排成一个
10
×
10
的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使他形成一个
10
×
5
的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。
再说说二级效应吧，学过初中物理的都知道一个最简单电路的组成，包括电源、导线、电阻。接通电源，电流就瞬间流过电阻。如果把电阻换成电感，则电感会有一个逐渐充电的过程，这种情况下，电流就不是瞬间流过电感。
其实电阻也有感抗，只是非常微小，可以忽略不计。但如果接在电阻上的电压非常微小，电流量非常微小，那此时，感抗就不能被忽略不计了。二级效应在芯片制程非常小时
(28nm
以下
)
，非常明显，
mos
管由于电压低，电流小，充电受到感抗的影响比
40nm
大，充电速度慢。芯片想要达到高频率，
mos
管要加载更高的电压，这样就增加了功耗。漏电也是低制程的一个副作用，也需要提供芯片的功耗才能克服。所以低制程带来的功耗优势就被漏电和二级效应扳回去了很多。
当然，新的工艺、好的工艺可以部分解决上面两个问题，不同工艺用的物理、化学材料不同，工艺流程也不同。高通四核用的是老
28nm
工艺，目前来看，这个
28nm
工艺相比
40nm
工艺优势不大。
然后制程方面，目前听过的最先进的制程是
7nm
，但这个制程只存在于实验室里，远远没有达到大规模量产的需要。低制程有些困难是难以克服的，学过物理的都知道光的衍射，低制程意味着掩膜透孔会非常小，衍射会非常严重，这样肯定是无法蚀刻硅片的。这个问题也许可以通过使用电子射线或者其他粒子射线来蚀刻硅片解决，但这是那帮孙子去想的问题了。
二、芯片设计考验公司技术水平
说说设计吧，芯片设计分为前端设计和后端设计。前端设计就像做建筑中的画设计图，芯片的逻辑、模块、门电路关系都是前端设计完成的。后端设计则是布局布线，芯片做出来，最终是个实际的东西，那每个
mos
管摆放什么位置，每一条线怎么连，这个都是后端设计决定的。前端设计没啥好说的，虽然技术含量非常高。
我就说说后端设计吧，有趣一点。
5
亿个
mos
管的布局布线，虽然很多用的是
IP
硬核，别的厂商已经帮忙做好了，但这绝对不是一个轻松的活。拿导线来说，两条导线在一个硅平面上不能交叉，它们可不像我们家里的导线，包了一层塑料。如果把
5
亿个
mos
管的导线放在一个平面上，还要让某些连接、某些不连接，还不能交叉，这绝对是不可能的。
事实上，一个芯片布线，从上到下可能有十几层。每一层都是蜘蛛网一样的布线，如果我们化身成一个
1nm
的小人，进入芯片的世界走一圈，那绝对会发现那是一个非常宏伟，非常不可思议的世界。后端设计除了要保证线路正确连接，还要使模块占用面积小，功耗小，规避二级效应，要求是很高的。名牌大学毕业搞后端，搞个两年也才刚刚入门。
