正文
造成减速的第二个原因是在先进节点上，设计、检查和测试芯片的难度更大了。热、静电放电和电磁干扰等物理效应在 7nm 节点比在 28nm 节点更加显著。另外要让信号穿过更细的线也需要更多电力，电路对测试和检查以及芯片上的热迁移也更加敏感。所有这些需求都要被考虑进来，并且使用多种物理模拟、仿真和原型设计方法进行模拟。
这在智能手机领域已经非常糟糕了，而智能手机芯片可以在数亿乃至数十亿的设备中销售而得到补偿。但随着先进节点芯片进入汽车和医疗应用中，它们还将在安全性方面受到更大的制约。在汽车中，芯片需要在恶劣的环境条件中以严格的运行参数工作十年以上。
“理想情况下，你需要检查所有东西，但这需要时间和金钱以及对计量技术的大量投资。”ASML 应用产品管理总监 Henk Niesing 说，“对于随机缺陷，你仍然在这一领域。但这样的话，你就不需要增加更多计量。你可以在计算方面做到更多。”
迁移变慢的第三个原因是尽管人们对光刻问题（多重图案、掩模对准、更好的抗蚀剂和 EUV）有很大的关注，但这只是冰山一角。高数值孔径 EUV 将很有可能将光刻推进至至少 2nm，甚至可能达到 1nm。但从 10/7nm 开始，边缘放置误差等问题的影响就变得越来越大了。接触也将需要新的材料。还有一直以来都是一个可控问题的线边缘粗糙度（ line-edge roughness）也正变得越来越棘手。
因此，简单地降低尺寸已经不再有效了。一种方法不能解决所有问题，即使在一些可以应用同样方法的地方，企业也必须根据终端市场、供应链甚至特定代工厂工艺的 IP 可用性进行权衡。简单来说，解决这些问题不再是对过去方法的线性扩展，而且显然越来越强调使用新的材料来解决问题，即新的化学方法，有些涉及到自由基、不同的元素或元素组合，有些需要使用热、冷、压力或真空等一系列步骤来开发。
比如说，新的工具和材料类型可以解决边缘放置错误（EPE）问题。EPE 基本上就是指想要得到的 IC 布局和实际印刷结果之间的差异。
“你可以使用材料来解决边缘放置问题，”Applied Materials 蚀刻和图案化策略副总裁 Uday Mitra 说，“它成本效益更好，且允许更激进的扩展，这反过来又能带来更宽松的设计规则。材料也比光刻便宜，所以你不必为所有一切都使用 EUV。”
除了材料之外，该行业也正受益于原子层蚀刻（ALE）的兴起。和通过连续的方式移除材料的传统蚀刻工具不同，ALE 有望在原子尺度上选择性地和准确地移除目标材料。
“改善单位晶体管成本的唯一方法是与材料创新一起，”Mitra 说，“所以即使当掩模没有对准时，你也可以选择性地蚀刻掉仅仅一部分材料。这样你就不必担心边缘放置，用于放置问题的材料可以继续扩展，而不会造成产出问题。”
这是一种方法。另一种方法是计算建模（computational modeling），而且这两种方法并不相互排斥。从设计的前端的迹象来看，芯片制造商和代工厂的工作需要比过去远远更多的工具。比如，在验证方面，需要使用多种类型的加速硬件来提升可靠性。而在制造方面，大部分先进设备都在前沿节点上。为了应对世界各地日益增长的数量，销量预计将保持稳健，半导体行业应该会更加严肃地对待不同的方法，而不只是缩小器件尺寸。
材料是这一思想的一个重要延展。德国 Merck 的业务领域半导体封装解决方案负责人 Benedikt Ernst 说定向自组装（DSA）技术正在取得进展，可作为 EUV 的辅助技术。这两种技术都严重依赖于新材料。
