正文
可不能小看这部分电流，因为此时晶体管是在休息，没有做任何事情，却在白白地耗电。目前，集成电路中的这部分漏电流导致的能耗，已经占到了总能耗的近50%，所以也是目前晶体管设计和电路设计的一个最主要的难题。
第三，制造工艺也越来越难做到那么小的尺寸了。
决定制造工艺的最小尺寸的，叫做光刻机。
它的功能是，把预先印制好的电路设计，像洗照片一样洗到晶片表面上去，在我看来就是一种bug级的存在，因为吞吐率非常地高。否则那么复杂的集成电路，如何才能制造出来呢？比如英特尔的奔腾4处理器，据说需要30~40多张不同的设计模板，先后不断地曝光，才能完成整个处理器的设计印制。
但是光刻机，顾名思义，是用光的，当然不是可见光，但总之是光。
而稍有常识就会知道，所有用光的东西，都有一个问题，就是衍射。光刻机也不例外。
因为这个问题的制约，任何一台光刻机所能刻制的最小尺寸，基本上与它所用的光源的波长成正比。
波长越小，尺寸也就越小，这个道理是很简单的。
目前的主流生产工艺采用荷兰艾斯摩尔生产的步进式光刻机，所使用的光源是193nm的氟化氩(ArF)分子振荡器产生的，被用于最精细尺寸的光刻。
相比之下，目前的最小量产的晶体管尺寸是20nm (14nm node)，已经有了10倍以上的差距。
有人会问，为何没有衍射效应呢？
答案是业界10多年来在光刻技术上投入了巨资，先后开发了各种魔改级别的暴力技术，
诸如浸入式光刻（把光程放在某种液体里，因为光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通过180度反向的方式来让产生的衍射互相抵消，提高精确度）
，等等，就这样一直撑到了现在，支持了60nm以来的所有技术节点的进步。
又有人会问，为何不用更小波长的光源呢？
答案是，工艺上暂时做不到。
是的，高端光刻机的光源，是世界级的工业难题。
以上就是目前主流的深紫外曝光技术(DUV)。
业界普遍认为，7nm技术节点是它的极限了，甚至7nm都不一定能够做到量产
。下一代技术仍然在开发之中，被称为极紫外(EUV)，其光源降到了13nm。但是别高兴地太早，因为在这个波长，已经没有合适的介质可以用来折射光，构成必须的光路了，因此这个技术里面的光学设计，全部是反射，而在如此高的精度下，设计如此复杂的反射光路，本身就是难以想象的技术难题。
这还不算（已经能克服了），
最难的还是光源，虽然可以产生所需的光线，但是强度远低于工业生产的需求
，造成EUV光刻机的晶圆产量达不到要求，换言之，拿来用就会赔本。一台这种机器就上亿美元。所以EUV还属于未来。
基于以上三个原因
，其实很早开始就导致晶体管的尺寸缩小进入了深水区，越来越难，到了22nm之后，已经无法做大按比例缩小了，因此就没有再追求一定要缩小，反而是采用了更加优化的晶体管设计，配合CPU架构上的多核多线程等一系列技术，继续为消费者提供相当于更新换代了的产品性能。
目前，技术节点的数字仍然在缩小，但是已然不再等同于晶体管的尺寸，而是代表一系列构成这个技术节点的指标的技术和工艺的总和。
第三个问题
，技术节点的缩小过程中，晶体管的设计是怎样发展的。
首先要搞清楚，晶体管设计的思路是什么。主要的无非两点：第一提升开关响应度，第二降低漏电流。
为了讲清楚这个问题，最好的方法是看图。晶体管物理的图，基本上搞清楚一张就足够了，就是漏电流-栅电压的关系图，比如下面这种：
横轴代表栅电压，纵轴代表漏电流，并且纵轴一般是对数坐标。
前面说过，栅电压控制晶体管的开关。可以看出，最好的晶体管，是那种能够在很小的栅电压变化内，一下子就从完全关闭（漏电流为0），变成完全打开（漏电流达到饱和值），也就是虚线。这个性质有多方面的好处，下面会说明。
显然这种晶体管不存在于这个星球上。
原因是，在经典的晶体管物理理论下，衡量这个开关响应能力的标准，叫做Subthreshold Swing
(SS，不是党卫军...），有一个极限值，约为60，背后的原因就不细说了。
根据英特尔的数据，最新的14nm晶体管，这个数值大概是70左右（越低越好）。
并且，
降低这个值，和降低漏电流、提升工作电流（提高速度）、降低功耗等要求，是等同的，因为这个值越低，在同样的电压下，漏电流就越低。而为了达到同样的工作电流，需要的电压就越低，这样等同于降低了功耗。所以说这个值是晶体管设计里面最重要的指标，不过分。
围绕这个指标，以及背后的晶体管性能设计的几个目标，大家都做了哪些事情呢？
先看工业界，毕竟实践是检验真理的唯一标准。下面是我的记忆，和节点的对应不一定完全准确，但具体的描述应该没错：
65nm引入Ge strained沟道。
strain我不知道如何翻译成中文词汇，但是其原理是通过在适当的地方掺杂一点点的锗到硅里面去，锗和硅的晶格常数不同，因此会导致硅的晶格形状改变，而根据能带论，这个改变可以在沟道的方向上提高电子的迁移率，而迁移率高，就会提高晶体管的工作电流。而在实际中，人们发现，这种方法对于空穴型沟道的晶体管(pmos)，比对电子型沟道的晶体管(nmos)，更加有效。
45nm引入了高k值绝缘层/金属栅极配置。
这个也是一个里程碑的成果，我在念书的时候曾经有一位帮他搬过砖的教授，当年是在英特尔开发了这项技术的团队的主要成员之一，因此对这一点提的特别多，耳濡目染就记住了。
这是两项技术，但其实都是为了解决同一个问题：即在很小的尺寸下，如何保证栅极有效的工作。
前面没有细说晶体管的结构，下面补一张图：
这是一个最基本的晶体管的结构示意图，现在的晶体管早就不长这样了，但是任何半导体物理都是从这儿开始讲起的，所以这是“标配版”的晶体管，又被称为
体硅(bulk)晶体管
。
gate就是栅。
其中有一个oxide，绝缘层，前面没有提到，但是却是晶体管所有的构件中，最关键的一个。它的作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关？早就漏了。
所以需要绝缘层。为什么叫oxide(or "dielectric")而不叫insulator呢？因为最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数（衡量绝缘性的，越高，对晶体管性能来说，越好）约是3.9。一个好的绝缘层是晶体管的生命线，这个“好”的定义在这里不多说了，但是要说明，硅天然就具有这么一个性能：超级好的绝缘层，对于半导体工业来说，是一件有历史意义的事情。
有人曾经感慨，说上帝都在帮助人类发明集成电路，首先给了那么多的沙子（硅晶圆的原料），又给了一个完美的自然绝缘层。所以至今，硅极其难被取代，一个重要原因就是，作为制造晶体管的材料，其综合性能太完美了。
二氧化硅虽好，在尺寸缩小到一定限度时，也出现了问题。别忘了缩小的过程中，电场强度是保持不变的，在这样的情况下，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流。
可以想象为穿过一堵比自己高的墙。这个电流的大小和绝缘层的厚度，以及绝缘层的“势垒高度”，成负相关。因此厚度越小，势垒越低，这个漏电流越大，对晶体管越不利。
