5年内进入3纳米，台积电真能做到吗？

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这两年业界在进入FinFET时代之后速度有所放慢，Intel的14nm制程延期一两年，直接导致他们放弃了Tick-Tock战略。Intel最初对制程进展的时间表还很乐观，上面这张前几年的路线图中，10nm制程预计在2015年之后量产，但实际上是在明年下半年，延期了差不多2年，后面的7nm制程尚未公布具体量产时间，5nm等制程就更不用说了。因为就物理原理而言，7纳米的晶体管堪称物理极限，一旦晶体管的大小低于这一数字，晶体管之间就会产生所谓“量子隧穿”效应，使数据的交换紊乱，为芯片制造带来巨大挑战。也体了现在台积电深厚的技术底蕴。今年年底量产的10nm工艺上台积电就使用了EUV极紫外光刻技术，再往后的7nm、5nm也会采用这一技术，其中5nm还将使用多重电子束技术，以解决以上的物理难关。

目前的情况是，包括Intel、TSMC、三星在内，他们的10nm制程早已研发完毕，已经在准备量产。下下代的7nm制程已经在规划中了，技术研发也差不多了，已经准备在明年开始流片。再具体一些，TSMC公司联席CEO刘德音之前透露了该公司的制程路线图——2017年Q1正式量产，7nm制程投产也在计划中。

至于更先进的5nm制程，目前还在积极规划，而3nm制程也组建了300-400人的团队在攻关了。如果没记错的话，这应该是首次有半导体公司提到3nm制程进展，此前见诸报导中最多提到5nm制程，3nm制程鲜有人提及——话说连厂商现在也不能保证3nm制程到底何时推出吧，从5nm进展来看，小编估计至少是2025-2030年的事了。

技术面临的挑战

但那么先进的制程，会面临多方面的挑战，首先就是来自材料本身的极限。

产业顾问机构IC Knowledge总裁Scotten Jones认为，纳米节点将在2019年开始在某些制程步骤采用EUV技术，或许仍得采用某种形式的FinFET晶体管；至于再往下到3.5纳米节点，将会进展至采用水平纳米线(horizontal nanowire)，而该节点应该会是经典半导体制程微缩的终点；其后2.5纳米节点堆栈n型与p型纳米线，可望在2025年将晶体管密度增加60~70 %。

而EUV光刻机也是一大障碍。

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